МИЭТ:ИЭМС. Консультационный центр.

Информация о пользователе

Привет, Гость! Войдите или зарегистрируйтесь.


Вы здесь » МИЭТ:ИЭМС. Консультационный центр. » Схемотехническое проектирование » Практические советы по OrCAD/Schematics. Схемотехническая часть к.р.


Практические советы по OrCAD/Schematics. Схемотехническая часть к.р.

Сообщений 1 страница 15 из 15

1

2. Схемотехническая часть курсовой.

При выполнении этой части работы следует придерживаться определнной последовательности действий, т.к. полученные на одном из этапов результаты используются в следующих.
Итак:

Пункт 2.1   Определение параметров моделей транзисторов, соответствующих заданному технологическому базису и правка библиотечного файла OrCAD.

Текст моделей транзисторов нужно получить из Microwind2. Для этого выполнить:
- File => Select Foundry => (выбрать нужный файл правил проектирования);
- File => Convert Into => SPICE netlist => LEVEL 3 (выбрать закладку с третьим уровнем модели);
- В открывшемся окне необходимо будет найти и затем скопировать в библиотечный файл OrCAD тексты моделей n- и р-МДП транзисторов (см. скриншот 1, нужный текст для n-МДП выделен);

экстракция моделей из Microwind

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

Далее перейти к редактированию библиотечного файла OrCAD, для этого:
- найти поиском в директории с установленным OrCAD файл breakout.lib и открыть его в текстовом редакторе (например в блокноте);
- в breakout.lib найти строку  ".MODEL MbreakN NMOS", скопировать в нее необходимые параметры модели из Microwind2 (опять см. скриншот 1);
- дописать к получившейся модели n-МДП транзистора важный параметр - толщину подзатворного диэлектрика TOX=??? (вопросы заменить значением из тех. задания);
- также отредактировать модель р-МДП транзистора.

В итоге   должен получиться текст примерно такого содержания:

пример файла библиотеки моделей OrCAD

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

На этом подготовка OrCAD к работе с "правильными" транзисторами завершена. Теперь в Schematics им соответствуют элементы Mbreakn и Mbreakp, на которых и надо строить логические элементы.

Отредактировано gummi (2012-04-10 22:41:57)

0

2

Пункт 2.2   Выбор размеров базовых логических вентилей

Небольшая, но важная тонкость есть в выборе значения длины канала транзисторов в OrCAD. В топологии длина канала рисуется равной 2 lambda однако реальная длина канала транзистора, получаемая при изготовлении может отличаться от этой величины.
Далее приведу табличку соответствия технологии, величины lambda  и правильной L - длины канала в Schematics:

технология  --   AMS-12       AMS-08       AMS-06       ES2-07       CMOS-35       CMOS-25       HCMOS-18
lambda         --   0.6um         0.4um        0.3um         0.4um        0.2um           0.15um          0.1um
L                  --   1.2um         0.8um        0.6um         0.7um        0.35um         0.25um          0.18um

Ширины n-МДП транзисторов базового инвертора следует выбрать минимально возможными для заданной технологии, а для p-МДП рассчитать по крутизнам (см. семинары/лекции).
Ширины транзисторов в остальных вентилях выбираются в соответствии со знакомыми по семинарам и лекциям правилам для последовательно или параллельно соединенных транзисторов.
Напомню минимально допустимые ширины транзисторов для разных технологий:
   3 lambda  -- AMS-06;
   4 lambda  -- AMS-12, ES2-07, CMOS-35, CMOS-25, HCMOS-18;
   5 lambda  -- AMS-08.

Ширины транзисторов следует рассчитывать в целых числах lambda, т.е. например для CMOS-35 --   Wn = 4*lambda = 0.8um.

Отредактировано gummi (2012-04-10 22:40:26)

0

3

Пункт 2.3   Определение необходимых размеров буферного элемента

В схемотехнической части к.работы моделирование следует начинать со схемы буферного элемента.

Буферный элемент - специальный элемент ввода/вывода (I/O элемент), предназначенный для обеспечения заданного быстродействия при работе на большую выходную нагрузочную ёмкость микросхемы.
Если заметить, что в схеме на нагрузочную ёмкость порядка 1-2 пФ работают только последние "выходные" вентили, то необходимость буфера не вызывает сомнений. Т.к. вентиль с базовыми размерами не способен обеспечить заданные по заданию времена фронтов выходного сигнала.
Простейшим вариантом буфера является схема из пары последовательно включенных инверторов с увеличивающейся шириной транзисторов. Требуемые времена фронтов выходного сигнала обеспечиваются правильным выбором размеров транзисторов в выходном инверторе буфера. В рамках курсовой работы их рекомендуется выбирать кратными размерам транзисторов базового инвертора (далее k - коэффициент ширины выходного инвертора буфера к базовой). Для сохранения относительного коэффициента разветвления по выходу, ширины во входном инверторе буфера выбираются как корень из коэффициента k ( или как в методичке к к.р. k'=k/3.59; в обоих случаях с округлением до целого числа).

Схема моделирования показана на следующем рисунке:

схема моделирования буфера

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

Здесь первые два инвертора имитируют выход логической схемы, а два последних образуют буфер. Номинал нагрузочного конденсатора выставить соответственно тех. заданию. Коэффициент ширины к базовому выведен как атрибут символа инвертора (как это сделать см. Л.р.7 по СПП ИМС или в файле Schematics(all).pdf). Как видно из рисунка ширина выходного инвертора буфера привязана к значению глобальной переменной А, а входного инвертора буфера - к корню из А.

На следующем скриншоте представлены настройки задания на моделирование (период входного импульсного сигнала можно посмотреть на результатах моделирования далее):

настройка анализа схемы буфера

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

Здесь показаны настройки для проведения параметрического анализа по времени. Параметром служит значение глобальной переменной А.
В настройках основного анализа (Transient) следует:
- выбрать время моделирования, охватывающее три-четыре периода входного сигнала;
- "забыть" начальный интервал времени, примерно четверть периода входного сигнала - параметр No Print Delay;
- установить максимальный шаг моделирования - параметр Step Ceiling = 50ps.
В настройках вариации параметра
- выбрать тип переменной "Global Parameter";
- задать имя параметра моделирования Name (в примере - А);
- выбрать линейный тип шага изменения параметра - Linear;
- задать начальное (Start Value) и конечное (End Value) значения параметра, а также шаг его изменения (Increment), не долго думая списать со скриншота.

И наконец, третий скриншот -- результаты моделирования:

результаты моделирования схемы буфера

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

Здесь на нижней системе координат показаны непосредственно временные диаграммы входного и выходного сигналов при разных значениях А, а на верхней - графики зависимостей времен фронта и среза выходного сигнала от значения параметра моделирования А.
Чтобы вывести графики второй системы координат следует выполнить:
- Trace => Performance Analysis => OK (в выскочившем окошке. wisard запускать не нужно);
- убедиться что выбрана нужная система координат (метка SEL>>);
- добавить графики зависимостей фронта и среза: Trace => Add Trace => Risetime_NoOvershot(V(out)) Falltime_NoOvershot(V(out)).

По графикам определить минимальное значение параметра Аmin, при котором времена фронта и среза не превышают заданной по тех. заданию величины.
Выбрать коэффициент ширины транзисторов выходного инвертора буфера (к базовому) не меньше Amin. Вычислить и округлить до целого значение коэффициента ширины входного инвертора буфера.
Установить выбранные размеры в схеме буфера, провести моделирование (уже не параметрическое) и измерить динамические характеристики буфера -- времена фронта, среза и обеих задержек.

P.S.:
1. в OrCAD 9.2 функции времени фронта и среза называются Risetime( ) и Falltime( );
2. для определения времени задержки можно воспользоваться функцией определения временной координаты точки N-го пересечения сигналом уровня Y   -  XatNthY( , , ). Где первый параметр функции - имя сигнала, второй - уровень по оси Y,  третий - порядковый номер пересечения сигналом уровня Y.
Время задержки определяется как разность временных координат выходного и соответствующего входного пересечения уровня половины питания.
На примере скриншота 3 определение tзд01 будет выглядеть как  - XatNthY(V(buf_o),2.5,3)-XatNthY(V(buf_i),2.5,3)

Отредактировано gummi (2012-04-11 22:37:04)

0

4

Немного хинтов:

1. Посчитали схему. Вывели сложную картину графиков в Probe.  Обнаружилась ошибка. Исправили. Промоделировали заново. Вопрос: "Что, мне опять выводить эту тучу графиков?"
    Ответ: "НЕТ, все появится само в прежнем виде." Только для этого в схематике надо сделать Analysis => Probe Setup => Restore Last Probe Session (*) (точкой отметить).

2. Схема готова. Сделали скриншот. А в Word он выглядит ужасно - какие-то точки по всему рисунку, куча левых надписей, убогая рамка.  Вопрос: "Что, мне так и оставить эту мазню в пояснительной записке?"
  Ответ: "Лучше не надо, лишнюю информацию со схемы можно убрать." Только для этого в схематике надо покопаться в Options => Display Preferences и в Options => Display Options
             Где в первом:
                    Refdes - настройки отображения имен элементов схемы;
                    Pin Numbers - настройки отображения номеров выводов элементов;
                    Part Names - настройки отображения названий элементов (приборов/символов);
                    Page Boundary - настройки отображения границы рабочего листа схемы;
                    ...
                 Чтобы тут скрыть что нибудь, надо снять "галку" с Display.
             Во втором (Display Options) можно отключить отображение сетки сняв "галку" у пункта Grid on . Остальные пункты лучше не трогать предварительно не разобравшись, что они значат.

3. Схема наконец заработала правильно. И графики правильно и удобочитаемо выведены на экран. Делаем скриншот. Вставляем его в в пояснительную записку.  Печатаем - пачкаемся, пытаемся разглядеть светлую нитку графика на черном фоне. Вопрос: "А что если перепечатывать придется? А несколько раз? А друзьям? А разглядит ли уважаемый преп, что все работает правильно?"
  Ответ: "Лучше не тратить попусту дорогой ресурс принтера. И не рисковать зрением преподавателей." Для безопасности в Probe надо сделать Windows => Copy to Clipboard => *** => OK (выбрать второй пункт или третий) и затем в Word нажать клавиши Ctrl+V.

Отредактировано gummi (2012-04-11 22:39:12)

0

5

пункт 2.4  Определение нагрузочной способности и динамических характеристик всех ЛЭ

Нагрузочную способность ЛЭ можно оценить одним из двух перечисленных ниже способов, любым.

Текст удален во избежание неразберихи в курсовиках. Делайте способом, описанным ниже.

Отредактировано gummi (2012-06-04 22:50:33)

0

6

Пункт 2.4  Определение нагрузочной способности и динамических характеристик всех ЛЭ

Способ 2 нахождения Мmax - прямой
Почему я назвал этот способ "прямой"? Потому что в нем не требуется никаких вычислений, а только моделирование специальной схемы.
Здесь схема моделирования представляет собой цепочку из ближайшего нечетного или равного Nmax (макс. путь) числа инверторов, замкнутую в кольцо. Такая схема называется "кольцевой генератор", т.к. если в начальный момент времени обеспечить нулевой потенциал в любом из промежуточных узлов схемы, то затем схема начнет генерить периодический сигнал самостоятельно. Период колебаний такого генератора определяется удвоенной суммарной задержкой всех элементов замкнутых в кольцо. Т.к. длина "кольца" близка или равна Nmax, то схема является аналогом максимального пути схемы вашего устройства.
Затем к каждому промежуточному узлу кольцевого генератора (КГ) подключаем нагрузочный инвертор кратной базовому ширины (см. скриншот 3). Тогда, с увеличением ширины нагрузки, частота КГ будет снижаться и при определенном значении (Mmax) станет ниже заданной по заданию рабочей частоты устройства.
Максимальную же рабочую частоту устройства можно оценить по частоте колебаний КГ при ширине нагрузочного инвертора, соответствующего Мсх (максимум, встречающийся в схеме вашего устройства).

Скриншоты. Для примера принято Fраб = 25 МГц, Nmax = 11, Mсх = 4 (Mсх - максимальный коэф. разветвления, встречающийся в схеме устройства).

Схемы кольцевиков. Ненагруженный и с коэффициентом разветвления А.

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

Для запуска кольцевого генератора к любому его промежуточному узлу необходимо и достаточно подключить элемент IC1 со значением 0 В (на рисунке в левой части схемы).

Колебания кольцевиков. Определение Мmax и Fmax.

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

По результатам моделирования  Mmax = 8 , Fmax = 55 МГц.

Для чистоты эксперимента, в кольцо можно добавить буфер и нагрузочный конденсатор.
Точнее в КП по курсу ОПЭКБ это следует сделать.
А вот в КП по курсу Моделирование Схем этого, как правило, делать НЕ нужно.

Отредактировано gummi (2012-04-18 14:18:09)

0

7

Пункт 2.5  Измерение динамических характеристик всех ЛЭ и полной задержки устройства

Этот пункт надо просто аккуратно выполнить, чтобы заполнить таблицу динамических характеристик логических элементов. Эту таблицу я проверяю "инструментально" с помощью универсальной проверочной схемы, работающей с любой из технологий, а также любыми Nmax, Wбуф, Mmax, Сн ...

Схемы аналогичны схеме п.п.2.4.1. Есть только пара тонкостей.
Первая - выбор коэффициента разветвления в нагрузке М*. Тут есть определенная степень свободы. Если Мmax и Мсх близки, то M*=Mmax. Если Mmax >> Mсх, то М*=Мсх+(от 0 до 4).
Вторая - многовходовые ЛЭ надо включить в режиме наихудшего случая по крутизне. Для элементов ИЛИ "лишние" входы заземлить, для элементов "И" - подключить к питанию. Вопрос почему здесь именно так надо включать ЛЭ часто задается на защите к.р.

Схемы моделирования динамики ЛЭ

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

*) На рисунке опечатка - на символе 3и-не неправильно нарисован указатель функции, вместо "1" должно быть "&".

На схеме показано включение всех возможных стандартных вентилей по наихудшему случаю, с разветвлением по выходу равным А. Тут же добавлена схема для моделирования буфера.

По результатам моделирования для каждого ЛЭ измеряются времена фронтов и задержек и заносятся в таблицу. В эту же таблицу заносятся динамические характеристики буфера, работающего на нагрузочный конденсатор.

Скриншота моделирования ЛЭ здесь не будет. Покажу его в следующем посте с очередной порцией "хинтов".

Далее надо проверить работу всей схемы с учетом выходных буферов и нагрузочных емкостей. По результатам логического моделирования или просто при анализе "внешнего вида" схемы можно определить какие именно переключения входных чисел обрабатываются схемой наиболее медленно. Именно для них и желательно измерить полную задержку всей схемы.

Ну и, просто для подтверждения правильности работы схемы, проверить работу схемы для нескольких других входных значений. Т.е. полная схема может быть проверена выборочно.
На рисунке должно быть показано достаточно входных и выходных сигналов, чтобы судить о правильности выполнения логической функции при схемотехническом моделировании всего устройства.
В этом году почему то почти все показывают только один из входных и один из выходных сигналов, что не есть гуд.

ОБНОВЛЕНО

Отредактировано gummi (2012-06-04 22:58:02)

0

8

Очередная пара хинтов

Объем необходимых измерений динамических характеристик вентилей почему-то многих вводит в ступор. Беспокоясь о психологическом здоровье дам подсказку, как все эти измерения автоматизировать.
Функции, с помошью которых можно измерить времена фронта, среза и задержек, я уже приводил ранее в п.п.2.х. Теперь покажу, как их использовать более эффективно.
Перед запуском схемы на моделирование настоятельно рекомендую включить Analysis -> Probe Setup -> Restore Last Probe Session.
Запускаем моделирование. Ждем.
Ждем.
Ждем...
Открылся Probe.
Думаете теперь два часа сидеть графики всех вентилей обмеривать? НЕТ. Хотя можно эти графики вывести и полюбоваться на радужные линии, скачущие вверх и вниз.
Далее обязательно нужно убедиться, что версия PSpice A/D не ниже 10.0:  Help -> About PSpice A/D.
Если все нормально, то сделать: View -> Measurement Results.
Должно появиться окошечко со строчечками, как именно туда добавить нужные записи не скажу.
А добавить туда надо следующий набор функций для каждого логического элемента:
Risetime_NoOvershot(V(out))
Falltime_NoOvershot(V(out))
XatNthY(V(out),2.5,3)-XatNthY(V(in),2.5,3)
XatNthY(V(out),2.5,4)-XatNthY(V(in),2.5,4)

Естественно, вместо out и in надо добавить правильные названия входа и выхода нужного вентиля. А вместо 2.5 - свою половину питания.

А теперь скриншот как это выглядит, обещанный постом выше.

Автомат измерений

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

Эх, тут задержки немного по другому померены - без деления питания.

Да! Забыл главное - эти числа надо обязательно перенести в пояснительную записку к курсовому проекту. А кто забудет указать чему было равно разветвление и ёмкость нагрузочного конденсатора, тот будет вспоминать на защите.
Имеется в виду, что подобный скриншот PSpice с измеренными значениями фронтов для посянительной записки НЕ ГОДИТСЯ. Числа надо перенести в таблицу и в ней же указать условия по нагрузке ЛЭ и Буфера.

Отредактировано gummi (2012-04-17 15:38:39)

0

9

Дополнение функций PSpice A/D

На сайте и здесь выкладываю ссылку на файлик с дополнительными функциями обработки результатов моделирования переходных процессов (Transient Analysis).
Чтобы дополнительные функции можно было использовать в Probe необходимо положить этот файл в директорию .../tools/pspice/common с заменой (оригинальный файл можете на всякий случай переименовать).

В результате в режиме Performance Analysis и окне Measurement Results (что это, см. посты выше) должна появиться возможность использовать следующие функции:

1. Функция для измерения времени задержки одного сигнала от другого
Синтаксис:
DelayTime_dX_Nick(outputVar,inputVar,leftTime,rightTime)
где
       outputVar - выходной сигнал, например V(out);
       inputVar - входной сигнал, например V(in);
       leftTime - левая граница интервала времени, в котором располагается единственный фронт каждого сигнала;
       rightTime - правая граница интервала времени, в котором располагается единственный фронт каждого сигнала.
Важно:
       а) временной интервал данной функции должен охватывать один и только один фронт переключения выходного сигнала, причем на границах интервала уровни сигнала должны соответствовать уровням логических 0 и 1;
       б) положительные значения результата соответствуют задержке переключения из 0 в 1, отрицательные - задержке из 1 в 0.

2. Функция для измерения времени фронта переключения сигнала
Синтаксис:
FrontTime_dX_Nick(Var,leftTime,rightTime)
где
       Var - имя сигнала, например V(out);
       leftTime - левая граница интервала времени, в котором располагается единственный фронт сигнала Var;
       rightTime - правая граница интервала времени, в котором располагается единственный фронт сигнала Var.
Важно:
       а) временной интервал данной функции должен охватывать один и только один фронт переключения выходного сигнала, причем на границах интервала уровни сигнала должны соответствовать уровням логических 0 и 1;
       б) положительные значения результата соответствуют фронту переключения, отрицательные - срезу.

Еще раз ссылка на заветный файлик - PSpice.prb.

Описанные функции несколько более "честно" измеряют времена фронтов и задержек, но требуют внимательного выбора временного интервала. Как автоматически измерять фронты и задержки с помощью стандартных функций я уже писал здесь ранее.

Обещанный скриншот 1 - кусочек моей проверочной схемы (BUF; INV)

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

Обещанный скриншот 2 - результат моделирования + автоматизация измерений новыми функциями (BUF_o - BUF_i; INV_o - INV_i)

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

В диапазоне 12-18нс единственное переключение входного и выходного сигнала. В диапазоне 20-26нс - тоже. Знак "минус" у значения функции указывает на срез выходного сигнала.
Функции выведены в окне Measurement Results (View -> Mesurement Results).

Отредактировано gummi (2012-04-26 21:11:25)

0

10

Пункт 3.1 Топология

Пора приступать к топологии.
Пользоваться микровиндом я тут учить не буду. Мне практически нечего добавить к тому, что показывалось на лабах. А то, что можно было бы добавить, отношения к реальной практике не имеет.
Поэтому тут (и мб еще в одном/двух постах) дам пару советов по общей организации топологического проекта и оптимизации топологии сложных ячеек.

Начну с топологических ячеек. Как вы могли заметить еще на этапе логического проектирования, схема устройства строится на наборе элементов, выполняющих элементарные логические функции (логический базис).
На этапе схемотехники вы каждому из этих логических элементов (ЛЭ) сопоставили его электрическую схему на транзисторах.
Теперь же для каждого ЛЭ надо создать третье представление - топологическое. Потом просто с помощью Ctrl+C -> Ctrl+V (согласитесь, мы все стремимся свести любую задачу к этому) нарисовать топологию всего устройства.

Ну а теперь конкретные рекомендации:

1. Прочитать в Ракитине главу 11, посвященную топологии стандартных топологических ячеек.
2. Рисовать ячейки в отдельных файлах (про "волшебный" откат микровинда не забывайте). Потом их можно присоединить к головному топологическому файлу - File -> Insert Layout.
3. Начинать рисовать топологические ячейки лучше с самого сложного ЛЭ, с наибольшим числом и ширинами транзисторов. Высота этой ячейки определит высоты всех остальных ячеек.
4. Нарисовав ячейку ЛЭ тут же рядом сделайте ее зеркальные копии относительно вертикальной и горизонтальной осей. Они понадобятся при "укладке" ячеек в топологические ряды.
5. Поймите назначение и нарисуйте топологическую ячейку заполнения (пустышку Filler-Cell).
6. пока хватит, потом мб добавлю еще пару замечаний

В нормальных топологических редакторах (типа LayoutEditor, см. соседнюю тему) наряду с прямоугольниками, полигонами и др.  существует отдельный класс объектов - ячейки. Т.е. существует возможность создания иерархического топологического проекта (подобно логической схеме с функциональными блоками). В таком иерархическом проекте невозможно затронуть содержимое ячейки находясь на верхнем уровне иерархии. И наоборот - изменение топологии самой ячейки скажется сразу на всех экземплярах этой ячейки на верхнем уровне иерархии. Этих двух огромных преимуществ Микровинд начисто лишен - в нем допущенную ошибку придется исправлять в каждом из, допустим, сотни одинаковых логических элементов.

Скриншоты будут позже, пока смотрите в методичке к курсовому проекту. Там, кстати, есть еще замечания по прорисовке топологии ячеек для автоматического выполнения требований правил проектирования (DRC) на верхнем уровне проекта.

Скриншоты топологии ячеек смотрите в примере презентации (см. пост ниже) и в методичке к курсовой работе.

ОБНОВЛЕН

Отредактировано gummi (2012-06-04 23:07:23)

0

11

Пункт 4  Подготовка к защите курсовой работы

Защита курсовой работы проводится в форме устного доклада с презентацией перед комиссией - досрочно или в дни зачетной сессии. По окончании зачетной сессии см. постом ниже.

Образцы презентации можно скачать по следующим ссылке-1 или ссылке-2.

Пара замечаний по оформлению презентации:
1. Цвет фона и текста должны быть достаточно контрастными, чтобы можно было все различить в достаточно светлом помещении.
В примере сделано не очень хорошо - голубой шрифт на белом фоне
2. На слайдах должны быть проставлены номера, кроме первого.
3. Информация о проделанной работе должна быть представлена в краткой форме. Необходимо показать только схемы и основные результаты.
4. Обязательно должны быть сформулированы выводы по работе.

Пара замечаний по содержанию доклада:
1. В докладе должны прозвучать ссылки на каждый слайд презентации.
Например: "На следующем слайде представлены символ и логическая схема блока семисегментного индикатора"; или: "Далее было проведено моделирование кольц. генератора по лучшему и худшему случаям (смена слайда)"
2. Время доклада не более 5 минут. Поэтому в детали вдаваться не надо. Уточняющие вопросы могут быть заданы после доклада.
Если слайдов много, то по второстепенным можно пробежаться "вскользь": "На следующих слайдах показаны символы, схемы и рез-ты моделирования логических вентилей: инвертора (слайд); 2И-НЕ (слайд); 3И-НЕ (слайд)."
3. Техническое задание, показанное на слайде полностью не зачитывать. Только название, технологию и логический базис.
4. Перед зачитыванием выводов скажите фразу вроде: "(открыть слайд с выводами) Устройство работает правильно и удовлетворяет требованиям задания. Разрешите зачитать выводы?".
Чаще всего выводы зачитывать вслух не попросим, читать умеем.
5. В докладе должны участвовать все участники проекта, распределение "ролей" на ваше усмотрение. Зависит от того кто какую часть проекта делал.

После доклада обычно задается пара-тройка уточняющих вопросов.
Будьте готовы отвечать на вопросы не только по той части работы, которую делали сами, но и по тем, которые делали ваши товарищи.
"Хиты" прошлых лет:
1. Как изменится частота кольцевого генератора при одновременном увеличении всех транзисторов в одинаковое число раз, и почему?
2. Как изменятся динамические характеристики логического элемента (2-/3-х входового) при включении не по наихудшему случаю?
3. Упростить фрагмент логической схемы; понизить эффективный коэффициент разветвления по выходу в лог. схеме; оптимизировать фрагмент топологии  (при наличии таковых недостатков в работе).
4. Пояснить назначение и типы проводимостей областей на топологии (входы; выходы; выводы транзисторов - G/D/S)
5. Уравнение тока стока идеального МДП транзистора для крутой и пологой области.

Оценка обычно ставится общая на бригаду. Но, в случае очевидной и большой разницы в знаниях, могут быть исключения из этого правила.

Отредактировано gummi (2012-06-04 23:10:34)

0

12

Измерение средней потребляемой мощности

В курсовой работе по курсу "Микросхемотехника ЦИС" требуется рассчитать аналитически среднюю потребляемую устройством мощность и сравнить ее с результатами компьютерного моделирования.
Аналитические расчеты ведутся по не сложным формулам, приведенным в методической разработке. Расчет ведется для заданной рабочей частоты.

Получить значение мощности после схемотехнического моделирования также не сложно. Для этого необходимо промоделировать устройство в течение времени, охватывающем три-пять рабочих цикла устройства для всех режимов. Частота тактового сигнала обязательно должна соответствовать техническому заданию.
После моделирования надо вывести график среднего тока источника питания (естественно, источник питания на схеме должен быть только один). Если этот ток сразу умножить на номинал источника питания, то получится график средней потребляемой мощности.

Например: AVG(I(Vdd)), где Vdd - имя источника питания на схеме
(мб. позже приведу скриншот)

По графику можно будет увидеть, что средний ток с увеличением времени моделирования стремится к некоторому постоянному значению, которое и надо измерить.

0

13

NEW! Использование "шин" проводов для соединения блоков устройства (в Schematics)

В курсовых работах по ЦИС, где входные, выходные и внутренние сигналы зачастую являются многоразрядными двоичными числами, для прорисовки межсоединений схем очень удобно объединять провода отдельных разрядов одного числа в "шины".
Каждая "шина" по сути - это пучок проиндексированных проводов. Скриншот примера использования шин в Schematics приведен ниже.

Схема с шинами

Курсовые работы. КМИП, ЦИС. Практические советы по Schematics/PSpice

i. На рисунке видно, как надо задавать имена шинам и входящим/выходящим проводам:
    1. В скобках после имени указывается диапазон индексов отдельных разрядов. Сначала старший, через двоеточие - младший. Пример 1: А[7:0] - восьмиразрядная шина, индекс старшего разряда - 7, младшего - 0
    2. Отдельные провода, подключаемые к шине, должны иметь имя и индекс (указывается без скобок). Пример 2: А7 - отдельный провод старшего разряда числа А.
    3. Если в одну шину надо соединить несколько разноименных сигналов, то в качестве имени шины надо их все перечислить через запятую и без пробелов. Пример 3: А[7:0],B[3:0] - здесь А[7:0] - группа старших разрядов, B[3:0] - младших.
    4. При подключении к многоразрядным выводам блоков, разряды соединяются в порядке старшинства.    Пример 4: А[5:1] <-> IB[4:0] - здесь А5 соединится с IB4, а A1 c IB0.

ii. Выводы символов функциональных блоков имеют имена в многоразрядном формате. Пример: IB[4:0] у блока primer2.

iii. Схема на рисунке, в свою очередь, готова для создания своего символа - имена внешних "портов" (элементы INTERFACE) заданы в многоразрядном формате.

P.S.: Тем кто не знает, как присваивать имена проводам/шинам. Двойной клик ЛКМ по проводу и написать имя в открывшемся окошке. ОК.
P.P.S. Тем кто не знает, как рисовать шины. Нажать иконку с изображением карандаша с жирной линией и нарисовать шину. Каждая шина обязана иметь имя, т.к. через него определяется ее разрядность.

+1

14

МСХТ ЦИС. Курсовая работа. Определение максимального пути в схеме.

В курсовой работе по ЦИС лучший вариант реализации устройства - синхронное. Т.е. устройство, в котором все триггеры тактируются общим сигналом CLK, а значит срабатывают одновременно.
В этом случае задержка устройства определяется суммой задержки одного триггера, выходного буфера и (мб) промежуточной схемы обработки сигналов триггеров между триггерами и выходами.
Но этот путь не всегда является максимальным для последовательностной схемы.

(не окончено)

0

15

В книжке Ракитина схема одноразрядного сумматора на проходных ключах (рис.5.8) дана с двумя ошибками:

1. все проходные ключи включены вверх ногами - надо поменять местами N- и Р-канальные транзисторы всех ключей;

2. не помечены узлы на входах и выходах проходных ключей внутренних XORов (первый и последний проходные ключи, см. рис. 5.7.б)

0


Вы здесь » МИЭТ:ИЭМС. Консультационный центр. » Схемотехническое проектирование » Практические советы по OrCAD/Schematics. Схемотехническая часть к.р.